中文说明：— — 模拟到数字转换器模型 -- +-----------------------------+ -- |版权所有 1995年-2008年首尔 | -- |图书馆： 模拟 | -- |设计器： Tim Pagden | -- |打开： 1996 年 2 月 2 日 | -- +-----------------------------+ — — 体系结构： — — 02.02.96 原始 — — 20/05/08 编辑用 numeric_std 替换 vfp_lib 库 ieee ； 使用 ieee.std_logic_1164.all ； 使用 ieee.numeric_std.all ； 实体 ADC_8_bit 是 端口 （analog_in： 在实数范围-15.0 至 +15.0 ； digital_out: 出 std_logic_vector (7 到 0) ); 最终实体 ； 体系结构原的 ADC_8_bit 常量 conversion_time： 时间： = 25 ns ； 信号 instantly_digitized_signal: std_logic_vector (7 到 0） ； 信号 delayed_digitized_signal: std_logic_vector (7 到 0） ； 函数 ADC_8b_10v_bipolar ( analog_in: 真正的范围到 +15.0-15.0 ） 返回 std_logic_vector 是 常量 max_abs_digital_value： 整数： = 128 ； 常量 max_in_signal: 真实： = 10.0 ； 变量 analog_signal: 真实 ； 变量 a
English Description：
a-- Analog-to-Digital Converter Model -- +-----------------------------+ -- | Copyright 1995-2008 DOULOS | -- | Library: analogue | -- | designer : Tim Pagden | -- | opened: 2 Feb 1996 | -- +-----------------------------+ -- Architectures: -- 02.02.96 original -- 20/05/08 edited to replace vfp_lib with numeric_std library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity ADC_8_bit is port (analog_in : in real range -15.0 to +15.0; digital_out : out std_logic_vector(7 downto 0) ); end entity; architecture original of ADC_8_bit is<